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// MIT License
// Copyright (c) 2024 ZhangYihua
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// Change Logs:
// Date           Author       Notes
// 2020-12-12     ZhangYihua   first version
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// Description  : 
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module cic_intg #(
parameter           IDW                     = 12,
parameter           ODW                     = 28
) ( 
input                                       rst_n,
input                                       clk,
input                                       cke,

input               [IDW-1:0]               id,

output  reg         [ODW-1:0]               od
);

//################################################################################
// define local varialbe and localparam
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wire                [ODW-1:0]               inc;

//################################################################################
// main
//################################################################################

generate if (IDW==ODW) begin:G_EQ
    assign inc = id;
end else begin:G_NEQ
    assign inc = {{ODW-IDW{id[IDW-1]}}, id};
end endgenerate

always@(posedge clk or negedge rst_n) begin
    if (rst_n==1'b0) begin
        od <=`U_DLY {ODW{1'b0}};
    end else if (cke==1'b1) begin
        od <=`U_DLY od + inc;   // no saturation, don't care overflow or underflow
    end else
        ;
end

//################################################################################
// ASSERTION
//################################################################################

`ifdef CBB_ASSERT_ON
// synopsys translate_off


// synopsys translate_on
`endif

endmodule
